高压Double RESURF LDMOS器件设计与工艺模拟

发布日期:[09-11-07 08:19:12] 浏览人次:[]

高压Double RESURF LDMOS器件设计与工艺模拟
——南通大学本科毕业设计论文
 
作者:金光明 ;专业:电子科学与技术; 指导教师:罗向东; 完成日期:2008.6

摘要
本文在SILVACO公司的TCAD工具构建的虚拟工艺平台基础上,利用工艺仿真软件ATHENA和器件仿真软件ATLAS进行了关于功率Double RESURF LDMOS器件的设计。该工艺和标准CMOS工艺完全兼容,只要增加3张掩模板。通过优化工艺参数,采用ATLAS仿真的最高耐压可以达到205V,可以广发用于各种功率控制电路。本文重点研究了全工艺过程下的Double RESURF LDMOS器件的实现,以及一些具体器件参数的设计。同时针对器件特性仿真过程中出现的问题,逐个进行优化处理。
关键词 TCAD,功率器件,高压LDMOS,Double RESURF
通过分析器件特性,逐步优化各项参数
 
 
 
 
 
 
 
 
 
 
 
 
 
 
ABSTRACT
On the basis of virtual TCAD of SILVACO’s software ,we use process simulator ATHENA and device simulator ATLAS, to design a 205v high voltage Double RESURF LDMOS for Smart Power IC . The HV-Ldmos’s process is completely compatble with standard CMOS process ,only needs three additional masks . By optimizing the process parameters ,the break voltage of the Double RESURF LDMOS can reach 205v . So it can be used in various SPIC. The paper fouses on the realization of high voltage RESURF . By analyzing the characteristics of the device we can gradually optimize the various parameters.
Key words:  TCAD,Power Devices,HV LDMOS,Double RESURF
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
目 录
摘要
ABSTRACT
第一章绪论
1.1 功率器件的发展历程
1.2 课题的应用背景
1.3 课题的主要工作和应用工具
1.4 各章节介绍
第二章  Double RESURF LDMOS原理以及主要参数设计过程
2.1 LDMOS的简述
2.2 Double RESURF LDMOS的性能简述
2.3      Double RESURF LDMOS主要参数的设计
第三章  DOUBLE RESUFR LDMOS的工艺仿真
第四章 器件设计17
4.1雪崩击穿
4.2电阻电流
4.3器件耐压性研究
第五章 总结
参考文献
致    谢
 
 
 
 
 
 
 
 
 

第一章 绪论
1.1 功率器件的发展历程 
电子学随着晶体管和晶闸管的相续发明,开始向两个方向发展:一个以追求单元器件的小功率、高集成度、高工作频率的集成电路为核心的微电子技术;另一个就是以追求大功率、小驱动电流、高工作电流密度、短开关时间的大功率半导体器件为代表的功率电子学。
功率电子学是一种采用功率半导体进行功率变换的技术。而功率器件作为功率电子学的核心,其基本要求必须具有耐压高、输出电流大、工作频率高、驱动电流小等特点。二十世纪50年代硅晶闸管(SCR)的问世标志着半导体器件扩展到强电领域。到70年代中期,功率MOSFET诞生逐步改变了整个功率半导体器件的面貌,功率器件实现了场控制功能,打开了高频应用的大门,功率MOS管逐渐取代功率晶体管和晶闸管。到二十世纪末,功率MOS管的市场份额已经超过50%。现在智能功率集成电路(SPIC)已广泛应用于军用设备、通信设备、汽车电子、工业自动化控制及消费类电子等领域[1]。从时间上看,功率管的发展大致经历了四个阶段:
第一代功率管诞生于五十年代,主要由晶闸管及其改进器件组成。1957年,硅晶闸管由J. L. Moll等人发明,它属于半控型器件,当时工作电流为25A,阻断电压为300V。但它关断速度太慢,因此只能在低频下工作(一般低于400kHz),同时门级不能关断阳极电流并且只能控制单向电流。鉴于这些缺点,各种派生器件相继问世,但由于其本身固有缺点使得这种器件的发展基本处于停滞状态。六十到七十年代是晶闸管统治功率器件的全盛时代,到了八十年代,晶闸管的发展已完全成熟。晶闸管主要应用于高压直流输电、马达传动等低频大功率领域。
    六十年代产生了以电力晶体管(GTR)为代表的第二代功率管—功率双极型晶体管,这类功率管解决了第一代不可控的问题,但却又面临驱动电流大,功率损失大的问题。同时由于功率型双极晶体管还要受到基区和集电区中的少子存储效应的限制,其工作频率虽然比晶闸管有很大提高,但是仍然较低,一般在1MHz以下。这类功率器件主要用于高压输电等电力控制领域。以上这两类可以归结为一种,即双极型的传统功率半导体器件。
    七十年代末,随着微电子技术和电力电子技术的发展出现了高频化、全控型的第三代功率器件,即场控功率器件。场控功率器件为中小功率器件,主要包括功率MOSFET、静电感应晶体管(SIT)以及静电感应晶闸管(FCT)等。这代产品以压控为特征,与双极型功率器件相比,具有开关速度快、输入阻抗高、无二次击穿现象、驱动电路简单等诸多优点,在功率半导体器件中占有越来越重要的地位,现已成为主流的功率器件。功率场控器件的进一步发展,除了继续提高器件的功率控制容量和器件的性能参数指标外,一个重要的发展趋势是向集成化方向发展,即将功率器件与信息处理系统及其外围接口电路、保护电路、检测诊断电路都集成在同一片芯片上,这就是所谓的功率集成电路(PIC)。
    八十年代后出现了第四代功率管—复合型高功率管,主要有两种:由功率MOSFET分别与双极型功率晶体管和晶闸管相结合而成。前者如绝缘栅双极型晶体管(IGBT)、 MOS晶体管(MGT)等,后者有如静电感应晶闸管(SITH)、MOS晶闸管(MCT)等。
现在的很多研究生论文主要是以SOI-LDMOS功率管设计为主。绝缘体上硅(SOI,silicon on insulator)LDMOS结构特点是在有源层和衬底层之间插入埋氧层来隔断二者的电气连接。其优点是可以由结构特性将击穿点由体内击穿转移到二氧化硅击穿,在不增加器件面积的同时提高了器件的耐压性,这是非常优秀的;同时由于SOI-LDMOS的特性,使得SOI-LDMOS在射频方面得到了广泛的应用。不过SOI-LDMOS的制作成本相对体硅要高的多。下图1.1为SOI-LDMOS的结构示意图。

                             BOX

 

                      图1.1 SOI-LDMOS的结构示意图
根据功率器件的工作机理结合其发展历程,又可以将功率器件简单分为以下三类: 第一类为双极型双极型器件为主的传统功率半导体器件,第二类为以MOSFET和IC为主的现代功率半导体器件,第三类即前两者基础上发展起来的特大功率器件。一般来讲,纵向器件的电极位于器件表面和衬底材料的底部,电流是纵向流动,适合制造大功率分立器件。横向器件的电极位于芯片的表面,电流呈横向流动,易于通过内部连接实现与低压信号电路及其它器件的相互集成,并且驱动电路简单。正是由于这些优点的存在,横向功率器件得到了很快的发展。目前国际上横向功率器件主要有横向双扩散MOS管LDMOS,横向绝缘栅双极型晶体管LIGBT,横向栅控晶闸管LMCT及横向双极型晶体管LBJT等,其中LDMOS已经广泛地应用到智能功率集成电路中,本文主要对LDMOS众多模型中的Double RESURF LDMOS器件模型的设计过程进行详细的分析。
1.2 课题的应用背景
20世纪80年代以后,功率半导体行业发生了翻天覆地的变化。功率半导体器件变为以功率金属氧化物半导体场效应晶体管(功率MOSFET,常简写为功率MOS)、绝缘栅双极晶体管(IGBT)以及功率集成电路(power IC,常简写为PIC)为主。这一转变的主要原因是,这些器件或集成电路能在比以前高10倍以上的频率下工作,而电路在高频工作时能更节能、节材,能大幅减少设备体积和重量。尤其是集成度很高的单片片上功率系统(power system on a chip,简写PSOC),它能把传感器件与电路、信号处理电路、接口电路、功率器件和电路等集成在一个硅芯片上,使其具有按照负载要求精密调节输出和按照过热、过压、过流等情况自我进行保护的智能功能,其优越性不言而喻。国际专家把它的发展喻为第二次电子学革命。
Double RESURF LDMOS管可以比经典LDMOS管具有更小的导通电阻和更大的导通电流,或者说,在同样的耐压标准下,Double RESURF LDMOS管可以减小器件的使用面积,从而节约芯片的面积,提高芯片的整体利用率。同时Double RESURF LDMOS管的制作工艺可以与现有的标准CMOS工艺完全兼容,只需要增加P-top层、漂基氧和N-drift区的几张掩模板,所以更容易实现与低压CMOS电路的大规模集成,降低成本。
TCAD技术即工艺计算机辅助设计技术,主要用于半导体工艺的快速开发。它利用计算机软件来模拟工艺流程与器件结构,并进行相关的测试与研究,使其可以把基本的工艺流程与性能表现结合在一起,把半导体器件与电路结合在一起。利用TCAD技术,工程师可以对器件和电路的不同方面进行评估和优化,而且可以避免通过昂贵而又耗时的工艺实验线来完成对电路的检测。
本文正是利用TCAD技术进行Double RESURF LDMOS器件结构与工艺的研究。由于在功率器件领域,目前国内没有较为成熟的工艺,器件的价格十分昂贵。并且功率器件广泛应用于航空、军事、交通运输、新能源、等领域,这使得我国对功率晶体管的需求量越来越大、器件性能要求越来越高,功率器件的设计难度将会进一步加大,所以这项工作在生产实践中将十分具有现实意义。
1.3 课题的主要工作和应用工具
本课题主要的工作是对高压集成电路中的高压Double RESURF LDMOS进行了细致的结构设计及工艺仿真。通过对结构进行建模,给出模型参数,并通过计算和推导,给出大致参数,然后通过器件模拟软件ATHENA对Double RESURF LDMOS结构进行了细致的模拟,运用工艺模拟软件ATHENA对Double RESURF LDMOS进行了工艺设计; 为了能使研究的结构更能与实际应用相结合,本文还提出了LDMOS实际应用中结构设计的综合考虑。
本课题使用的计算机模拟软件是美国SILVACO公司的“虚拟硅片制造”,(Virtual Wafer Fab集成TCAD环境,简称VWF)系统,该系统运行于LUNIX环境下,主要由三部分组成[2]:
(1)核心工具(Core Tools),包括工艺模拟器ATHENA,器件模拟器ATLAS,以及SSUPREM3, SSUPREM4。在本毕业设计中主要是使用ATHENA和ATLAS进行工艺模拟和器件模拟。ATHENA可以进行二维半导体工艺模拟,通过模拟半导体器件的工艺流程得到器件的结构特性; ATLAS也是一个基于物理的器件模拟器,它可以在给定器件结构和偏置条件的情况下,预测器件的电学特性。ATLAS还提供半导体的电气、光学和热学特性的2D、3D仿真。ATLAS在模拟器件电学特性时,如果器件是二维工艺模拟的,那么ATLAS会把器件的宽度默认为1um单位。在ATHENA和ATLAS中都可以进行器件参数提取,ATHENA主要提取工艺参数,如膜厚、结深等;ATLAS可以精确的提取器件的电学参数进行电路模拟。
(2) VWF交互式工具(The VWF Interactive Tools)。VWF可提供一个自动的晶片制造环境供TCAD仿真使用,其中包括DeckBuild, TonyPlot, MaskViews和Optimizer等工具,其中最常用的是DeckBuild与TonyPlot. DeckBuild是这个软件中统一的输入平台,所有的程序输入都可以在这里进行,即可以自己输入,也可以通过它所提供的图形界面选择适当的参数来输入。在这个输入平台中可以调用上述的各个工具软件,因此DeckBuild是VWF虚拟制造软件的中央控制台;TonyPlot是一个可视化的绘图工具,它提供了交互式的科学绘图功能。利用它可以绘制各种图像、图表、曲线以及显示平面图、轮廓图和Smith图表等。
(3) VWF自动控制工具(The VWF Automation Tools),这些工具程序用于比较复杂的用途,其中使用了分布式数据库、交互过程通信等计算机技术,可以用于大规模的实验研究,利用并行算法对实验中的数据进行分析和统计,适用于非常复杂的模拟工作。
1.4 各章节介绍
高压集成电路中高压LDMOS器件设计的最大难点就是如何在击穿电压和导通电阻之间达到最合理的折中,Double RESURF LDMOS很好的解决了这个问题。
第一章介绍了功率器件,以及功率器件的发展历史。并介绍了本课题所使用的软件工具。
第二章中简单论述了简单LDMOS和Double RESURF LDMOS管的工作原理,并进行了性能比较。在比较简单的模型中,粗略给出了关于阈值电压、注入剂量、沟道长度、以及击穿电压的计算公式,从而方便了在器件模拟时对量的需求。
第三章介绍了几种常用工艺,通过工艺软件ATHENA对Double RESURF LDMOS管进行了工艺设计。
第四章研究了在设计过程中,关于提高击穿电压和电阻效应电流的方法和具体的操作。给出比较理想的电压分布图和在5V栅压的体内击穿的I-V特征曲线。并给出电压分布图。
第五章对本文工作进行了总结,指出下一步研究的重点。
 
 
 
 
 
 
 
 
 
第二章  Double RESURF LDMOS原理以及主要参数设计过程
2.1 LDMOS的简述
高压LDMOS的源、漏以及栅极均位于芯片表面,易于通过内部连接与低压电路集成,因而广泛地应用于高压集成电路(HVIC)和智能功率集成电路(SPIC)中。在LDMOS的电学参数中,击穿电压和导通电阻是两个非常重要的参量,但是高击穿电压和低导通电阻是相互矛盾的,因为由RESURF原理可知[3],高的击穿电压要求漂移区在器件击穿前必须全部耗尽,以便承担尽可能多的压降。这就要求漂移区的掺杂浓度尽可能低,而低的掺杂浓度将导致高的导通电阻。研究表明,对于体硅LDMOS,二者关系可以表示为Ron,sp ∝ BVds[4]。 LDMOS的击穿电压是多个参数综合作用的结果,衬底浓度,漂移区的长度、结深、浓度、场板的长度、场氧厚度等都会影响击穿电压的值。因此,可以从优化场极板和漂移区参数来提高LDMOS的性能。
LDMOS(Lateral double-diffused MOS transistors,横向双扩散MOS晶体管)[5]是用双扩散技术,在同一窗口相继进行两次硼磷扩散,由两次杂质扩散的横向结深之差来精确地控制沟道的长度。为了提高耐压,在有源区到漏区之间有一个高阻层,称为漂移区(drift),又称轻掺杂漏区。下图2.1是简单的LDMOS结构。
                         图2.1 简单的LDMOS结构
对于简单的LDMOS管来说,由于绝缘层和漂移区之间的界面电荷的作用,使简单的LDMOS管的电流主要由表面流向源区,这样,器件的漂移区所承载的电压就不会太大,大量电压压降集中在P-well和漂移区形成的耗尽区上,从而使得器件耐压性能不高。为了提高简单的LDMOS管的耐压性,就必须降低漂移区的浓度,而导通电阻又会变大。基于上述不可克服的矛盾, 能够耐更高电压的Double RESURF LDMOS 应运而生。
2.2 Double RESURF LDMOS的性能简述
Double RESURF LDMOS管的成功研制,使得在同样耐压情况下的LDMOS管来说,Double RESURF LDMOS具有更好的导通能力。换句话说,在一定的输出电阻条件下,Double RESURF LDMOS管将占用更小的芯片面积。下图2.2是Double RESURF LDMOS管的简单模型示意图。
图2.2 简单的Double RESURF LDMOS管示意图
Double RESURF LDMOS管的特点是在漏区和沟道之间的表面注入一个P层,称为P-top。P-top使漂移区更容易耗尽,在获得高的击穿电压的同时,提高了漂移区浓度以降低导通电阻。如图2.2所示,在加入P-top以后,P-top的左右两端和N漂移区各形成一个PN结,PN结的耗尽区改变了横向电势分布。当器件工作在正常电压条件下,P-top右端形成一个反偏PN结,增加的耗尽区使得表面电压在此处迅速下降,左端PN结是正偏PN结,对压降影响不大。在P-top的左端N漂移区和P衬底边界又是一个反偏PN结,这使得电压再次迅速下降[6]。所以,相对于简单LDMOS管来说,含P-top结构的LDMOS管可以使电势两次降低,从而减小了N漂移区和P衬底之间的横向压降,减小了交界处的电场,Double RESURF便由此得名。下图2.3为Double RESURF LDMOS横向电场分布图。
                
 
图2.3 Double RESURF LDMOS横向电压降
简单LDMOS管器件击穿主要发生在表面,因为表面电场大于体内电场,并随着电压的升高先达到临界电场。Double RESURF LDMOS结构中,由于P-top层的原因,降低了表面的横向电场。随着漏极电压的不断增大,体内PN结的纵向最大电场将不断增加,这使得体内最大电场先于表面最大电场达到击穿电场发生击穿。所以Double RESURF结构提高击穿电压的原因是通过减小表面横向电场,将击穿点转入体内延缓击穿,从而实现在更高的漏极电压下发生击穿。
在图2.2所示的模型中,同样也利用到场板技术。场板技术是提高器件表面耐压的常用终端技术,它可以有效降低反向PN结的表面电场,提高PN结的耐压能力。即当表面覆盖有场板的PN结加反向偏压时,水平方向的部分电力线将会终止于垂直方向的场板,从而降低水平方向的电场强度,提高器件的抗击穿能力。电力线终止于场板,可以理解为半导体上面有负电荷薄层,由于每个负电荷在水平方向的电场总是相互削弱的,但是在场板边缘负电荷产生的电场则是加强的,这会在场板边缘产生一个新的电场峰值,合理的设计可以让这个电场峰值尽可能低。
2.3 Double RESURF LDMOS主要参数的设计
场板长度即平铺在漂基氧上的栅长,我们又叫它二级栅板。在场板较短时,场板末端与场氧鸟嘴区以及P-well/n-漂移区结距离较近,等势线密集在这个区域内,三者相互作用致使表面电场增强,器件在此附近表面雪崩击穿而当场板长度较长时,场板末端与漏极距离较短,由于二者之间的电势差很大,因此产生强电场,并且此电场远大于场板较短时的电场值,因此击穿电压显著下降。由此场板设计得是否合理非常关键[7]。经验表明,当场板长度在整个漂移区的1/3到1/2时,击穿电压最大[8]
沟道的最小长度LCH是由穿通击穿来决定的[9]。假设栅下沟道杂质浓度为Nch,漂移区的浓度为Nn-dift,外加工作电压为Vd,由线性缓变结的泊松方程容易得到耗尽层在沟道区的扩展宽度X为:
LCH>=X=                            
 
在Double RESURF LDMOS管中,多晶硅栅下的P衬底区就是导电沟道,它的开启电压就是阈值电压。阈值电压的计算是由平带电压,电容电压和使P-sub反型所需要的电压共通决定的。通常我们希望阈值电压为0.7-1.2V之间,所以通过阈值电压,我们可以确定沟道杂质浓度:
VT=
本课题中,研究的击穿电压在200V左右的高压Double RESURF LDMOS 管的设计。衬底浓度定为3.4e14 cm-3
由硅的极限耐压可以知道,承载电压的N-drift的最小长度为12um左右。根据简单的模型可以对各层杂质浓度进行下列数学推导:
简单LDMOS(如2.1图所示)同样采用RESURF技术,对于简单LDMOS管来说,它包含突变结p+/n-drift和结p-sub/n-drift,由于前者为单边突变结因而先于后者击穿:Em=
即VR=,  εs是硅的介电常数。
当Em达到临界电场强度EC时,VR→Vmax,即Vmax=.
同时,对于p-sub/n- drift,设Wepi为n- drift一侧的耗尽层厚度
Wdrift==
化简得:Wdrift=
要使n漂移区耗尽,则漂移区深度不大于Wdrift
所以Q=drift*Wdrift=
即Q=<
对于Double RESURF LDMOS管来说,它比简单LDMOS管多出了p-top层。要使p-top和n-drift完全耗尽必须满足下列条件:
(1)、dp-top>=Xjp-top(Xjp-top是p-top的深度)
(2)、ddrift-sub+dtop-drift>=Xjn-drift
对于条件(1)来说:
Np-top*Xjp-top<=
对于条件(2)来说:
dtop-drift=
ddrift-sub=
所以Qn-drift<=Ndrift*(ddrift-sub+dtop-drift)
=+
=
在这里200V应该完全由12um的N-drift所承载,故N-drift所承载的最小电场就可以计算出来。在理想情况下,我们就可以根据器件的结深和浓度的关系估算出所需要的N-drift浓度、深度、P-top的浓度、深度等数量级和大致数据参数。
然后由上述设计参数进行器件的工艺仿真。仿真成功后就可以进入器件功能仿真阶段。这里N-drift的浓度在1e15 cm-3、P-well的浓度在1e16 cm-3数量级上,其中P-top和N-drift浓度相当。
影响到器件的导通能力的是器件的导电沟道长度、氧化层厚度、以及N-drift的浓度和二级栅长等。研究中,我们一般把导电沟道大体定位在2-3um,氧化层厚度在1um以下,N-drift的浓度一般由衬底控制,合理给定一个衬底浓度就可以比较好的控制N-drift的浓度了。二级栅长的存在会使器件的N-drift在栅下的区域产生耗尽区,所以会影响器件的耗尽区变化,进而影响导电能力。
栅下沟道的浓度是要依靠调制掺杂才可以达到预期的浓度和长度,故P-well的浓度也是非常重要的。不仅如此,P-well是和N-drift连接在一起的,所以N-drift/P-well的PN结在外加反压下的变化特性也制约这P-well的浓度。故在做P-well的时候必须兼顾上述两方面的问题。
    简单的叙述一下高压器件耐高压的原理:对于LDMOS管来说,漏端外加一电压Vd,当Vd渐渐变大时,LDMOS管的PN结耗尽区就会随着电压的增加而慢慢加宽,使所加电压降落在不断变大的耗尽区上,这样可以使得沟道两端的电压不会有大的变动,使器件可以在很高的电压的下,输出电流依然保持比较好的线性。
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
第三章  Double RESUFR LDMOS的工艺仿真     
目前硅基集成电路采用的工艺常用的有以下三种,即Bipolar工艺、CMOS工艺和BiCMOS工艺。Bipolar工艺适合于模拟电路,采用它可以制造高速度、驱动能力强、低噪声的双极型器件,但是功耗大而且集成度低。CMOS是当代VLSI超大规模集成电路(Very Large Scale Integrated circuites)工艺的主流技术,CMOS器件具有低功耗、高集成度、抗干扰能力强等优点,但是其速度较低,驱动能力差。BiCMOS正是将双极型器件和CMOS器件制作在同一片芯片上,这样就结合了双极型器件高跨导、强驱动和CMOS器件低功耗、高集成度的优点,让二者取长补短,来实现高速、高集成度、高性能的超大规模集成电路。对于高压功率LDCMOS来说,其应用范围主要是高压集成电路HVIC和智能功率集成电路SPIC中。对于HVIC,通过对标准低压CMOS工艺加以改进,将高压器件通过增加高压工艺步骤嵌入进去,可以不影响原来的低压CMOS工艺的工艺称为HVCMOS工艺[10]
    本文中的Double RESURF LDMOS设计的工艺采用直接制作在硅衬底上的方法,这使得设计的Double RESURF LDMOS可以直接应用于新一代的BCD工艺上。Double RESURF LDMOS工艺[11]的工艺仿真过程首先进行网格化,然后根据器件制作考虑,参考低压标准CMOS工艺技术,设计出符合标准CMOS工艺的高压Double RESURF LDMOS器件工艺流程[12]
开始:P晶向衬底boron掺杂浓度3.4e14 cm-3
一、做N-drift
初始化
形成SiO2保护膜
涂光刻胶
光刻N漂移区(N-drift)
注入磷
刻蚀光刻胶
退火推进
二、做P重掺杂区
涂光刻胶
光刻P重掺杂区
注入boron
刻蚀光刻胶
退火推进
刻蚀SiO2保护膜
三、做p-top以及漂基氧
形成SiO2保护膜
淀积Si3N4选择氧化层
涂光刻胶
光刻p-top区
注入磷
退火推进
光刻漂基氧区
干氧、湿氧局部生长SiO2
刻蚀光刻胶
刻蚀Si3N4
刻蚀SiO2保护膜
四、阈值电压调节并形成栅
形成SiO2保护膜
涂光刻胶
光刻沟道区
注入boron
刻蚀SiO2保护膜
生长SiO2作为栅下的绝缘层
淀积多晶硅
注入磷
涂光刻胶
光刻栅区
刻蚀多晶硅
刻蚀光刻胶
淀积SiO2
刻蚀SiO2,消除阶梯
五、形成源漏
形成SiO2保护膜
淀积Si3N4
涂光刻胶
光刻源漏
注入磷
刻蚀光刻胶
刻蚀Si3N4
退火推进                          
六、做金属层
淀积SiO2
涂光刻胶
光刻源漏区接触
形成源漏区接触
刻蚀光刻胶
淀积铝
涂光刻胶
光刻铝互连区
形成铝互连区
刻蚀光刻胶
这样得到我们的Double RESURF LDMOS管,然后就可以进行器件模拟。图3.1为模拟出的Double RESURF LDMOS管的框架模型。
该器件结深大约8.5um,N-drift长度13um,器件衬底浓度比N-drift的最大浓度小一个数量级,这样可以保证衬底和N-drift接触部分的浓度大体相同。沟道浓度为6.4e16cm-3 ,该器件耐压大约为180v左右,需要进行优化处理,以达到设计要求。
              图3.1 ATHENA生成的Double RESURF LDMOS结构
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
第四章 器件设计
本文研究体硅Double RESURF LDMOS的流程(如图4.1):
第一步,给出工艺参数用ATHENA进行工艺过程模拟,仿真出器件结构。
第二步,把器件结构输入到ALTAS中进行器件的功能仿真,观察耐压和电阻等性能指标。
第三步,判断器件性能指标是否满足设计要求。如果不满足,就修改工艺参数,重新仿真设计,直到满足要求。
第四步,优化工艺参数,得到器件的最佳结构。
               
图4.1 设计流程图
器件模拟出来示意图以后根据定义的输入输出端口和栅极就可以进行器件仿真了。首先根据给定的阈值电压计算出沟道的杂质浓度,依据理论数据判断示意图中沟道的开启电压,同时进行开启电压的功能仿真。沟道的杂质浓度在10e16 cm-3-10e17 cm-3之间,开启电压将会在1V左右。
图4.2为漏电流随栅极电压的变化图,根据开启电压的定义,从图上我们可以从曲线的最大斜率与漏电流为零的曲线的交点,即可得到开启电压的大小。从图上我们得到开启电压为1.2 V。
                       图4.2 ATLAS生成的开启电压图
一般我们选定在栅极电压为5V的情况下进行器件的电学特性仿真。
4.1雪崩击穿
器件特性仿真就是查看器件的击穿电压和失效电压等器件特性是否满足需求或者达到目标。Double RESURF LDMOS器件的击穿电压要比普通LDMOS高的原因是Double RESURF LDMOS的击穿点在体内,而我们知道,半导体器件击穿的根本机理有雪崩击穿、隧道击穿和源漏串通击穿,隧道击穿主要发生在耐压小于7V的低压器件中[13],高压器件中一般产生雪崩击穿。
由于PN结耗尽层中PN结上的电场最大,当这个电场大到一定程度时,载流子在这个很强的电场下运动时,在其自由运动时间,也就是在电场方向上在载流子平均自由程上由电场加速所获得的动能大于1.5Eg(Eg位禁带宽度),则它与晶格碰撞可能使价带电子获得能量而激发到导带,从而产生所谓的二次电子-空穴对,这一过程称为碰撞电离。新产生的电子和空穴在电场的作用下获得足够的能量并实现碰撞电离从而产生下一代的电子-空穴对。如此反复连续的激发电子-空穴对,导致电子和空穴流密度迅速增大,这种现象就叫做雪崩倍增效应,由此引发的击穿叫雪崩击穿。
通常我们根据电离率来代表载流子碰撞电离的能力,电离率就是单位距离内由单个电子或空穴产生的二次电子-空穴对数。当然对于电子和空穴来说,在同一种材料中,两者的电离率是不相等的。
图4.3是我们设计的Double RESURF LDMOS的离化率图。在该图中,在PN结的凸出处的耗尽区已经完全变形,从漏区注入的电流在这个爪型的耗尽区空挡中穿过,此时器件已经击穿而失效。
                  图4.3 我们设计的Double RESURF LDMOS电离率分布图
图4.4为我们设计的Double RESURF LDMOS的I-V特性曲线。从图上我们可以看出,器件在142V的时候已经开始产生了电阻电流。在160V的时候,电流变化率已经显著的变大,在184V的时候开始击穿,斜率趋近无穷大,这个器件设计得不完全符合要求。
    在这里必须提高器件的击穿电压,图4.3表明,器件的电流通路比较大,在N-drift的体内,在电流通路上的离化率大,所以器件提前击穿。
                图4.4 我们设计的Double RESURF LDMOS 的I-V曲线
4.2电阻电流
从图4.4我们可以看出,在140V左右的时候,曲线的曲率已经非常大了,从下图的142V的电子密度图中我们可以清楚的看见,耗尽区已几乎完全被耗尽了,在这里,耗尽区已经只相当于电阻,所以在以后增加电压的时候,耗尽电流就会随电压的增加而增大,而且从4.5图我们也可以看见,凸型区域开始随着耗尽区的完全耗尽而开始产生漏电流,电流主要还是在沟道下流过的,不过此时器件已经非常不稳定了,这个转折点就是器件的失效点,即器件的最大工作电压。
图4.5为器件的电子密度分布图,从图上我们可以读出器件中电流通路、耗尽区位置等信息。在P-well内,开始有电流从N-drift流进,经过P-well到达器件的源极。在未击穿前,电流主要由N-drift经二级栅板下,通过导电沟道到达器件源极;在漏极,电子主要集中在P-top的右侧,衬底P-sub/N-drift漂移区形成的耗尽区的上侧,然后通过P-top/N-drift耗尽区与衬底P-sub/N-drift漂移区形成的耗尽区之间的夹缝进入沟道。我们的工作主要就是将这个夹缝沟道内的电流均匀的分布在整个耗尽区的P-drift部分上,从而最大程度的消减漂移区的电场强度。
              图4.5 142V时 Double RESURF LDMOS的电子密度分布
如图4.5所示在142V时的电子密度图,当继续增加电压以后,由于电流密度的增加,在漂移区内的电流通道并没有太大变化,这使得器件很快因为体内的电场强度达到击穿临界值产生雪崩击穿,使器件完全失效。
我们知道,当器件完全耗尽同时,所加的电压正好使得N-drift区域形成的电场达到所需击穿电压的最大值时,则器件的耐压性将是最好的。同时电阻电流也会尽可能减小。这样的器件是我们所需要的。如图4.5所示,我们可以看到在N-drift区域中,耗尽区已经非常接近漏区边界了,而我们在漏区是使用欧姆接触和外界的Al连线连接的,所以漏区电子浓度非常的大。当耗尽区到达漏区以后,由于电子浓度非常大,再加电压,耗尽区将不能向前推进。结果是,耗尽区不能增加,电压便在耗尽区两端产生多余电压,这个电压便在耗尽区产生电阻电流,从而发生击穿。这就是我所说的电阻电流效应[14]
为了消除这个不利效应,必须使N-drift在未被击穿时存在未被耗尽的区域来承载继续增加的电压。由于N-drift是退火推进的,杂质浓度程阶梯分布,在结附近,耗尽区随电压的变化增长的比较快。在接近表面和漏区的时候,浓度比较大,所以耗尽区的增长比较缓慢,这就是为什么在器件的I-V曲线上在曲线末端会略有抬高的原因。为了在器件模拟时可以做出比较理想的图形,在这里,我们必须多次,反反复复的进行调试,渐渐逼近理想情况。
4.3器件结构参数对器件耐压的影响
研究表明,P-top层的位置和二级栅板有1-2um的交叠比较理想[15],这样做的原因是我们可以把因栅板产生的耗尽区与P-top层产生的耗尽区连接在一起,而不会在这两者中间留下可供电子“栖息”的场地,使电场在n-drift中分布比较均匀,电子密度分布也就会相对均匀。同时,我们还必须使P-top层与漏区保持2um左右的距离,以方便电流注入后,有足够大的空间进行流动。如果P-top层紧挨着漏区的话,在漏区注入的电流将会在漏区的左下角相对集中,使该区域的电场非常的大,导致器件的提前击穿,同样的P-top层也不能离沟道太近,太近会使电场在沟道附近过早集中,使沟道附近提前击穿。所以P-top层的合理设计可以提高器件的耐压性。一般取P-top层的结深为0.5um为宜[16]
研究表明P-top对于击穿电压的影响非常的大,图4.6为P-top层的位置对击穿电压的影响图。
                        图4.6 P-top右端位置与击穿电压的关系
从图4.6我们可以看出,P-top层的坐标不断增加时,击穿电压随P-top层的增加缓慢的增加,当超过24um时,击穿电压急剧下降。这是因为随着P-top层的不断增大,由于P-top层的原因,迫使漏区电流从主要由表面流向N-drift体内向直接从漏区进入N-drift体内,这样,在坐标逼近24um时,电流流通路径会在漏区进入N-drift之前被确定,这样电流的大小就会因逐渐逼近24um而逐渐提前被确定,电压就会比较均匀的降落在N-drift上。当P-top层坐标超过24um以后,P-top层将会直接和漏区相连,这样,离漏区越近,电场就会在漏区的左下角相对集中,使该区域的电场非常的大,导致器件的提前击穿。
关于P-top层浓度对于击穿电压的影响,研究表明高浓度的P-top对于提高击穿电压是有好处的,它的浓度比N-drift的浓度高1.5-2倍可以显著的提高器件的击穿电压。图4.7为P-top的浓度和击穿电压的关系。(P-top坐标24um)
                    图4.7 P-top注入剂量与击穿电压的关系
注入剂量和浓度是一致的。从上图4.7我们很容易可以看出,P-top的浓度和对器件耐压性的影响还是非常大的。从图上我们可以看出,注入剂量(浓度)不断增加,击穿电压不断上升,当浓度增加到一定数值以后,继续增加浓度,击穿电压将显著下降。这是因为,缓慢增加P-top层的浓度后,在一定的漏区电压下,器件内的电流导通路径会因为浓度的增加而减小,这样可以减小电流路径上的电流密度,从而降低在电流密集区的电场强度,从而提高器件的耐压性;当浓度增加到一定浓度后,外加电压不足以使P-top层完全耗尽,从而导致表面产生一个导通沟道,同时,P-top层的浓度达到接近 e20cm-3数量级,
缓慢提高衬底浓度可以相对的提高器件的最大耐压值。研究结果表明,在其他条件不变的情况下,单纯的提高衬底浓度,击穿电压成线形增长,曲线如下图4.8所示。
器件的击穿电压随衬底浓度的变化成线性变化趋势。这是因为,一方面衬底浓度的增加相当于对N-drift进行了浓度减小的微调节,另一方面,衬底浓度的增加可以产生很好的耗尽区势垒,这样可以很好的抑制器件的电阻电流,同时也对器件的电流通路起调节作用。
图4.8 衬底浓度与击穿电压的关系图
在提高衬底的同时提高N-drift的浓度可以比较好的控制器件的击穿电压和电阻电流。当然,不是说器件的衬底浓度越大越好。当衬底浓度很低时,由于器件需要在加电压以后耗尽,这使得N-drift的浓度也必须非常的低才可以保证N-drift可以被完全耗尽,这样导通电阻就会很大;当衬底浓度比较高时,N-drift的浓度也必须相应的提高,导致器件不容易被耗尽,同时使器件的电流会变大,由于电流通道基本固定,使得通道上所受的电场比一般情况下要大的多,容易引起器件击穿。故器件的衬底浓度也需要一定的折中才可以达到预期的效果。
关于击穿电压随N-drift浓度的变化趋势是随着N-drift注入剂量的提高,开态下击穿电压逐渐上升最后趋向饱和,这是因为:在开态,剂量较低时,漂移区完全耗尽,由于电流的存在,漂移区近似呈点中性,耗尽层向漏端下方延伸,电势密集在近漏端,漏区也部分耗尽,器件在近漏端表面耗尽;当剂量提高时,击穿电压没有下降,而是趋向饱和,这是因为漂移区中未曾耗尽的区域中有载流子流过,电势没有收到影响(结深较浅的原因),所以器件内部电场没有增加,击穿电压基本没有变化[17]
这里需要注意的是,上面的模拟结构都是在一定条件下模拟的结果,都是定多动一的结构。当然变化其中的一个模拟参数会产生不同的效果,比如说,增加器件的衬底浓度,实际上也就是降低了器件的漂移区的浓度,同时也使的结深有所改变;改变P-top的浓度会使得P-top的扩散方程变化,进而就会改变P-top的结深,影响器件的电流通路。
下图4.9为器件的电压分布图,从图中我们可以看到电压的曲线和密度。由图形中的电压曲线分析我们可以知道,在与电压曲线平行的左端PN结的圆形扩散边沿所受的电场强度是最大的,故减小其曲率可以相对的减小电场的强度。减小曲率就是为了使的PN结和电压曲线产生正的夹角,使电场不至于垂直作用在结上,从而提高器件的耐压性能。从图上我们可以看到电压的分布密度集中在N-drift区域中,这和理论语言的一样,N-drift是承载电压的区域。电压几乎完全被漂移区所承载。
在N-drift中的分布比较均匀,只有在漏区浓度大的地方,电压分布密度才略有减小,故为了尽可能的利用器件的每一点尺寸,我们可以在漏区的下端加一个浓度比较低的区域,上面是高浓度的漏区,这样我们就可以使器件的耐压值提高10V左右[18]
下图4.9并不失理想的205v击穿电压的电压分布图,而是185V时的击穿图电压分布图,不过从下图我们依然得到了上述的结论,那就是绝大部分电压是降落在漂移区上的。
 
图4.9 器件电压分布图
 
在进行器件的功能仿真时,我们合理给定P-top层的浓度、长度和位置将会提高器件的整体耐压性。研究结果表明,提高P-top层的浓度可以有效的抑制器件电阻电流,可以把器件I-V特性曲线的拐点向后推迟20V。图4.10为比较理想的情况下器件的I-V特性曲线图。
该图是进行过多次调节漂移区浓度和结深、P-top层浓度和长度、衬底浓度、以及P-well浓度,最后得出的比较理想的结构图模拟出的I-V特性曲线的。从图中我们不难看出,器件随这外加电压的增加迅速达到工作电流,电流随电压略微有一点点上扬,击穿电压和电阻电流拐点非常靠近,从而最大程度的提高了器件的正常工作区域。
从该图我们不难发现,该器件的导通电流不大,下一步的工作方向就是在提高电流的同时,稳定器件的I-V特性曲线。研究表明,在电流数量级为e-4A时,器件的I-V特性并不理想,电流上扬的比较厉害,上扬幅度40%左右,非常不好。在小电流下就非常理想。由于器件功能仿真是二维仿真,器件的宽度为1um,所以要使器件有大电流可以增加器件的宽度,进而可以提高器件的输出电流。
                       图4.10 205V击穿电压电流曲线
对比于图4.3我们可以看到4.10图的电阻电流在162V的以后才开始发生。该器件的击穿电压为205V,基本符合设计要求。
理想的器件应该是,在刚开始外加电压时,P-well与N-drift形成的耗尽区与栅下耗尽区相连,同时借助衬底与漂移区的耗尽区产生一个完整的壁垒,使得电流比较均匀的分布在完整的耗尽区壁垒中;随着电压的不断增加,P-top的耗尽区缓慢下移,衬底与漂移区耗尽区不断上长,P-well与N-drift的耗尽区不断向漏区推进,在推进的过程中,不断的和上述两个耗尽区结合,使得电流密度相对均匀地分布在耗尽区,这样电场就会比较均匀,电离率就不会因为电流密度过于集中而分布不均;当所加电压达到N-drift所能承载的最大理论“硅极限”时,器件恰好完全耗尽时,器件刚好击穿,这就是比较理想的器件。
关于“硅极限”我认为应该是这样的:
势垒耗尽区,就是PN结处于热平衡状态时,耗尽区内通过复合中心的载流子的产生率等于复合率。当PN结加反向偏压时,势垒耗尽区内电场加强,在势垒耗尽区内,由于热激发的作用,通过复合中心产生的电子空穴对来不及复合就被强电场驱走了,从而在耗尽区内载流子的产生率大于复合率,具有净产生率,从而形成电流[19];同时产生的电子空穴对在外加电场的作用下,在平均自由时间内由于临界电场的作用,使得电子能量大于1.5Eg,就会产生雪崩击穿,从而使器件击穿。在净电流和临界电场的同时作用下,便可以推导出“硅极限”来。
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
第五章 总结
Double RESURF LDMOS是高压集成电路中发展比较快速的高压器件,研究Double RESURF LDMOS的设计方法具有重要的现实意义。本文对于Double RESURF LDMOS管进行了一下研究:
对P-top层进行了比较详细的设计与优化处理;对衬底浓度进行了优化处理;分析了器件的失效原因以及击穿原因。
同时本文还设计了Double RESURF LDMOS的工艺仿真文件。
由于时间限制,论文中还有一些工作没能够继续深入的解决,比如说,器件的电流路径的优化设计、安全区工作的建模、沟道长度的优化、氧化层厚度的优化以及在较大电流下的I-V特性的研究等等,所有这些都有待后面的工作中加以解决。
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
参考文献
[1]           李肇基,李鸿雁,方健,季晓宇,张波.智能功率集成电路精彩纷呈[J] .世界产品与技术,2000 06期,2000:12-15
[2]           冯曦.射频功率LDMOS器件设计 [D] 研究生毕业设计2006
[3]           C. Hu. Optimum Doping Profile for Minimum Ohmic Resistance and High Breakdown Voltage [J]. IEEE Trans. Electron Devices, 1979, 26: 243-245.
[4]           Adriaan W. Ludikhuize. A Review of RESURF Technology [C]. Proc. ISPSD(2000): 11-18
[5]           Y.Tarui,Y.Hayashi,T.Sekigawa.Diffusion Self-aligned Enhance-Depletion MOS-IC [J].Solid State Devices, Suppl.J.Jpn.Soc.Appl.Phs,1971,40:193-198
[6]           徐亮,刘先锋,郑国祥.LDMOS漂移区结构优化的模拟[J]固体电子学研究与进展 2006.26.1:6-10
[7]           卓伟,刘光廷,徐晓东.场板的设计和分析[[J].半导体技术,1995,4:29-31
[8]           刘磊.高压RESURF-LDMOS的研究与设计[D].研究生毕业设计2007
[9]           俞军军.30V, 2.4GHz S0I-LDMOS设计[D] 研究生毕业设计 2006
[10]       Song Limei, Li Hua, Du Huan, et al. Investigations of Key Technologies for 100V HVCMOS Process [J].Chinese Journal of Semiconductors, 2006, 27(11): 1900-1905.
[11]       施敏.半导体器件物理与工艺[M].苏州大学出版社,2006
[12]       王炜.提高表面释场型LDMOS器件耐压的工艺[D].中国专利 2005
[13]       陈星弼.功率MOSFET与高压集成电路「M].东南大学出版社,1990.102-110.
[14]       苏健,方健,武洁,张波,李肇基,罗萍.700V单晶扩散型LDMOL的特性与模型[J] 微电子学 2004, 34(2):192-194
[15]       王书凯,程东方,徐志平,沈文星.适用于智能功率IC的700vDouble-RESURF-LDMOS研究[J] 微计算机信息 2007,23(2):270-273
[16]       刘磊.高压RESURF-LDMOS的研究与设计 研究生毕业设计2007 26-27
[17]       高海,程东方,徐志平.高压功率集成电路中LDMOS的设计研究[J]电子器件2004.27 .3:409-412
[18]       邓兰萍.高压LDMOS器件的设计与应用 研究生毕业设计2005
[19]       刘恩科.半导体物理学[M].电子工业出版社,2003 195-197
 
致    谢
大学的学习过程都是知识积累的过程,通过大四的毕业设计,真正的把所学的知识应用到实践是非常精彩的一个过程。通过自己的琢磨和导师罗向东教授的精细指导,基本可以解决碰到的难点。在罗向东教授的悉心指导下,我的毕业论文顺利的完成了。罗教授踏实的工作作风、严谨的治学态度是我学习的榜样。此外,我们组还有周立亮、苗跃、李建阳等同学,在同大家的集体讨论中,也加快了本课题的完成。我衷心感谢他们。
另外,我还要感谢学校领导和其他的老师对我的大力支持,他们为我的学习及毕业设计提供了良好的环境,使我获得了丰富的知识和经历。一路行来,身边的老师、同学曾经在各方面关心和帮助过我,在此也表示真挚的谢意。
最后,还要感谢参加我的论文答辩的老师们,谢谢大家。
 
 

www.mapeng.net 马棚网
www.mapeng.net
文章作者:金光明 | 文章来源:网络 | 责任编辑:yilang9527 | 发送至邮箱: | 加入收藏:
本文关键字:毕业设计论文
本文所属专题:毕业设计论文 
相关资讯
热点资讯
推荐资讯

关于我们 | 站点导航 | 使用帮助 | 友情链接 | 广告服务 | 免责声明 | 新手上路
设为首页 | 加入收藏 | 在线留言 | 马棚网QQ群:{92562572}{102901272}{333259257} | 交流QQ: 客户服务 客户服务 客户服务